LeVanLoi'log, ⌚ 2024-11-30
***

☕ Nhàn đàm ICT: Chip Design 𒁈

Tác giả: Lê Văn Lợi

Phác họa bài post:
Ⓐ. Đề dẫn.
Ⓑ. Luồng thiết kế (Design flow).
Ⓒ. Mất bao lâu để thiết kế một GPU (bắt đầu từ con số 0)?
Ⓓ. Suy ngẫm chậm.
Ⓔ. Chú thích

Để giúp anh/chị quyết định có đọc tiếp hay không, tôi xin phép cung cấp các thông tin liên quan đến bài post này như sau:

Chủ đề: Electronics (điện tử), Machine Learning
Tính thời sự: Tháng 09/2024
Thời gian đọc: 10 phút, kể cả thời gian uống cà phê (uống cà phê xong là đọc xong)

𒁈

Ⓐ. Đề dẫn.

Trong một lần nhàn đàm trước, tôi có tản mạn về quy trình sản xuất chip. Lần này xin phép nói đến Chip Design. Tôi thấy phần lớn các tài liệu khi nói đến “Chip Design” là người ta bàn đến quy trình từ đầu đến cuối để làm ra con chip bán dẫn, chứ không đơn thuần chỉ đề cập đến khâu “thiết kế”. Ngoài thiết kế, người ta đề cập đến khâu viết đặc tả kỹ thuật, viết quy trình, cách kiểm tra chức năng của chip, rồi phân tích về thời gian (timing analysis), phân tích về tiêu hao năng lượng (power analysis), cách kiểm tra sau khi chip đã được sản xuất lô đầu tại nhà máy, … Tức là cái họ đề cập đến rộng hơn từ “thiết kế” theo nghĩa hẹp trong tiếng Việt. Vậy nên tôi cứ để tiêu đề là “Chip Design” cho nó “Tây” 😊.

Xin nhắc lại về cách phân loại các công ty chip bán dẫn. Người ta chia thành 3 loại:

Nhà sản xuất thiết bị tích hợp (Integrated Device Manufacturers - IDMs): Các công ty như Intel Corporation, Samsung Electronics và Texas Instruments giám sát cả khâu thiết kế và sản xuất, đảm bảo kiểm soát toàn bộ quy trình. Cách tiếp cận này có thể dẫn đến sản xuất hiệu quả hơn và tiềm năng chất lượng cao hơn, nhưng đòi hỏi nguồn lực và đầu tư đáng kể.
Nhà sản xuất chip theo hợp đồng (Foundries): Các công ty như TSMC, GlobalFoundries và United Microelectronics Corporation (UMC) chuyên sản xuất chip được thiết kế bởi các công ty khác. Việc chỉ tập trung vào sản xuất có thể dẫn đến hiệu quả về chi phí.
Công ty thiết kế bán dẫn không sở hữu nhà máy (Fabless Semiconductor Companies): Các công ty này, bao gồm Qualcomm, NVIDIA, Apple, MediaTek và Broadcom, chỉ tập trung vào thiết kế chip và thuê ngoài việc sản xuất cho các nhà sản xuất chip theo hợp đồng (foundries). Chiến lược này giúp họ tránh được chi phí cho các cơ sở sản xuất nhưng lại phụ thuộc vào các nhà sản xuất chip theo hợp đồng để sản xuất sản phẩm.

Bài nhàn đàm lần này đề cập đến các công việc của công ty thuộc loại Fabless, công ty không sở hữu nhà máy sản xuất chip, chỉ chuyên tâm thiết kế. Sau khi thiết kế xong, họ gửi bản thiết kế (tape-out) đến nhà máy để sản xuất chip.

𒁈

Ⓑ. Luồng thiết kế (Design flow).

Thiết kế chip là một quá trình phức tạp bao gồm nhiều giai đoạn. Dưới đây là các bước cơ bản trong thiết kế chip:

1. Xác định yêu cầu và thông số kỹ thuật (Specification and Requirement Definition)

Mục tiêu: Xác định những gì chip cần phải thực hiện, bao gồm các yêu cầu về chức năng, hiệu suất, tiêu thụ năng lượng và các ràng buộc thiết kế khác.
Kết quả đầu ra: Một tài liệu mô tả chi tiết mục đích của chip, kiến trúc và các mục tiêu thiết kế chính.

2. Thiết kế kiến trúc (Architecture Design)

Mục tiêu: Phát triển một kiến trúc cấp cao chia nhỏ chip thành các mô-đun hoặc khối, xác định cách các thành phần này tương tác với nhau.
Công việc:
- Xác định số lượng lõi, kích thước bộ nhớ đệm, cấu trúc bộ nhớ, v.v.
- Phương thức tối ưu hóa hiệu suất.
Kết quả đầu ra: Sơ đồ khối các thành phần chính và mối liên kết giữa chúng.

3. Thiết kế RTL (Register Transfer Level Design)

Mục tiêu: Mô tả chức năng của chip ở mức độ truyền thanh ghi (Register) bằng cách sử dụng ngôn ngữ mô tả phần cứng (HDL: Hardware Description Language) như Verilog hoặc VHDL.
Công việc:
- Thiết kế các mạch logic, máy trạng thái và luồng dữ liệu chuyển đổi giữa các trạng thái.
- Chuyển kiến trúc cấp cao thành mô tả trong ngôn ngữ hình thức HDL.
Kết quả đầu ra: Mã RTL - mã mô tả chức năng và hành vi của chip.

4. Kiểm tra chức năng (Functional Verification)

Mục tiêu: Kiểm tra xem thiết kế RTL có hoạt động như mong đợi không.
Công việc:
- Mô phỏng mã RTL để kiểm tra lỗi logic hoặc các lỗi khác.
- Sử dụng các công cụ mô phỏng và môi trường thử nghiệm để chạy các kịch bản kiểm thử.
Kết quả: Báo cáo xác minh và kết quả kiểm thử đảm bảo rằng các chức năng hoạt động đúng như thiết kế.

5. Tổng hợp (Synthesis)

Mục tiêu: Chuyển đổi mã RTL thành netlist cấp cổng (xem giải thích netlist ở dưới).
Công việc:
- Sử dụng các công cụ tổng hợp để ánh xạ mã RTL thành các cổng logic thực.
- Tối ưu hóa cho các ràng buộc về thời gian, diện tích và tiêu thụ năng lượng.
Kết quả đầu ra: Một netlist cấp cổng.

6. Thiết kế khả kiểm (DFT: Design for Testability)

Mục tiêu: Đảm bảo rằng chip có thể dễ dàng được kiểm tra sau khi sản xuất.
Công việc:
- Tích hợp các cấu trúc kiểm tra như chuỗi quét (scan chains) và kiểm tra tự động (BIST: built-in self-test).
Kết quả: Bản thiết kế bao gồm logic để kiểm thử sau khi sản xuất.

7. Sắp xếp và kết nối (Place and Route)

Mục tiêu: Sắp xếp vật lý các cổng trên chip và kết nối các dây giữa chúng.
Công việc:
- Thực hiện placement (sắp xếp vị trí) của các thành phần (cells, macros, v.v.).
- Thực hiện routing (đi dây) kết nối giữa các thành phần sao cho thời gian, năng lượng tiêu thụ và diện tích mạch được tối ưu hóa.
Kết quả đầu ra: Bố cục vật lý chi tiết của chip (floorplan: sơ đồ mặt bằng).

8. Phân tích thời gian (Timing Analysis)

Mục tiêu: Đảm bảo rằng thiết kế đáp ứng các yêu cầu về thời gian (tức là, độ trễ của tín hiệu phải đáp ứng chu kỳ xung nhịp).
Công việc:
- Thực hiện phân tích thời gian tĩnh (STA: static timing analysis) để kiểm tra thời gian thiết lập (setup times) và thời gian giữ (hold times).
- Điều chỉnh thiết kế nếu có các vi phạm về thời gian.
Kết quả: Báo cáo xác minh rằng thiết kế đáp ứng các mục tiêu về hiệu suất.

9. Phân tích năng lượng (Power Analysis)

Mục tiêu: Phân tích tiêu thụ năng lượng của thiết kế.
Công việc:
- Thực hiện phân tích năng lượng ở các mức khác nhau (năng lượng động và tĩnh).
- Tối ưu hóa thiết kế để giảm tiêu thụ năng lượng.
Kết quả: Báo cáo phân tích năng lượng.

10. Kiểm tra vật lý (Physical Verification)

Mục tiêu: Đảm bảo rằng thiết kế tuân thủ các quy tắc sản xuất và sẵn sàng để chế tạo.
Công việc:
- Thực hiện Kiểm tra quy tắc thiết kế (DRC: Design Rule Checking) để đảm bảo bố cục tuân thủ các quy tắc của nhà máy sản xuất.
- Thực hiện Kiểm tra bố cục so với sơ đồ (LVS: Layout vs. Schematic) để đảm bảo rằng bố cục vật lý khớp với sơ đồ thiết kế.
Kết quả: Một thiết kế vật lý đã được xác minh, sẵn sàng cho tape-out.

11. Hoàn thiện và Tape-Out (Sign-Off and Tape-Out)

Mục tiêu: Hoàn tất thiết kế và gửi đến nơi sản xuất.
Công việc:
- Đảm bảo tất cả các bước kiểm tra (thời gian, năng lượng, vật lý) đã hoàn thành.
- Tạo ra các tệp GDSII hoặc OASIS, định dạng chuẩn để sản xuất.
Kết quả đầu ra: Các tệp tape-out gửi đến nhà máy để chế tạo.

12. Chế tạo và Kiểm tra (Fabrication and Testing)

Mục tiêu: Sản xuất chip và thực hiện kiểm tra sau khi chế tạo.
Công việc:
- Sản xuất chip tại nhà máy bán dẫn.
- Kiểm tra các chip đã chế tạo bằng thiết bị kiểm tra tự động (ATE: automated test equipment) để đảm bảo chức năng.
Kết quả: Nguyên mẫu silicon đầu tiên của chip.

13. Xác thực và Gỡ lỗi (Validation and Debugging)

Mục tiêu: Kiểm tra lô chip đầu tiên sau khi chế tạo để đảm bảo chúng hoạt động như thiết kế.
Công việc:
- Thực hiện xác thực chức năng trên phần cứng thực.
- Gỡ lỗi bất kỳ vấn đề nào phát sinh và thực hiện điều chỉnh nếu cần.
Kết quả: Chip đã được xác thực và gỡ lỗi hoàn chỉnh, sẵn sàng cho sản xuất hàng loạt.

Tóm tắt:

[Mục tiêu, yêu cầu] ⇨ {Thiết kế kiến trúc} ⇨ [Sơ đồ khối]

[Sơ đồ khối] ⇨ {Thiết kế RTL} ⇨ [Mã RTL]

☛ Xem chú thích tại mục Ⓔ. ① về RTL

[Mã RTL] ⇨ {Tổng hợp} ⇨ [Netlist]

☛ Xem chú thích tại mục Ⓔ. ② về Netlist

[Netlist] ⇨ {Sắp xếp & kết nối} ⇨ [Sơ đồ mặt bằng chi tiết]

[Sơ đồ mặt bằng chi tiết] ⇨ {Hoàn thiện & Tape-out} ⇨ [File GDSII hoặc OASIS]

☛ Xem chú thích tại mục Ⓔ. ③ về Tape-out

[File GDSII hoặc OASIS] ⇨ {Nhà máy chế tạo chip} ⇨ [Nguyên mẫu silicon đầu tiên]

𒁈

Ⓒ. Mất bao lâu để thiết kế một GPU (bắt đầu từ con số 0)?

Trả lời ngắn: từ 3 đến 5 năm.

Trả lời dài:

Thiết kế một GPU (Graphics Processing Unit) từ đầu là một quá trình rất phức tạp, thường mất vài năm để hoàn thành. Thời gian này phụ thuộc vào nhiều yếu tố như độ phức tạp của thiết kế, quy mô đội ngũ kỹ sư và kinh nghiệm của các nhà thiết kế. Dưới đây là một số mốc thời gian ước tính để thiết kế một GPU:

1. Đặc tả yêu cầu (6-12 tháng):

Nghiên cứu thị trường và nghiên cứu tính khả thi.
Đặt mục tiêu hiệu suất (ví dụ: teraflops, băng thông bộ nhớ, v.v.).
Xác định kiến trúc (ví dụ: số lượng lõi, hệ thống bộ nhớ, khả năng xử lý ray tracing).

2. Thiết kế kiến trúc (12-18 tháng):

Thiết kế các bộ xử lý, lõi shader, bộ điều khiển bộ nhớ, hệ thống bộ nhớ đệm, v.v.
Mô phỏng kiến trúc để kiểm thử hiệu năng và hiệu quả.
Xác định giao tiếp giữa các thành phần (bộ xử lý, bộ nhớ, I/O).

3. Thiết kế RTL (Register Transfer Level) và lập trình (12-18 tháng):

Viết mã RTL bằng ngôn ngữ mô tả phần cứng như Verilog hoặc VHDL.
Phân chia mỗi thành phần (ví dụ: ALU, shader, bộ nhớ) thành các mạch logic số.
Tinh chỉnh thiết kế qua mô phỏng và kiểm tra xác minh.

4. Xác minh chức năng (12-24 tháng):

Tạo các test bench và chạy mô phỏng để kiểm tra tính chính xác.
Chạy hàng ngàn trường hợp kiểm thử để phát hiện lỗi, xử lý các trường hợp đặc biệt và sai sót logic.
Tối ưu hóa về năng lượng, hiệu suất và diện tích (PPA).

5. Tổng hợp (Synthesis) và thiết kế cấp cổng (6-12 tháng):

Sử dụng các công cụ tổng hợp để ánh xạ RTL thành các cổng logic thực tế.
Phân tích thời gian để đảm bảo thiết kế đáp ứng tốc độ xung nhịp yêu cầu.
Tối ưu hóa diện tích và hiệu quả năng lượng.

6. Thiết kế vật lý và sắp xếp vị trí - kết nối (Place-and-Route) (12-18 tháng):

Lập sơ đồ mặt bằng: Xác định cách tổ chức các thành phần trên chip.
Sắp xếp vị trí - kết nối: Sắp xếp các cổng và đi dây kết nối giữa chúng.
Đảm bảo thiết kế đáp ứng các ràng buộc về thời gian và năng lượng.

7. Tape-Out và chế tạo (6-12 tháng):

Chuẩn bị các tệp GDSII (hoặc OASIS) chứa thiết kế vật lý cuối cùng.
Phối hợp với nhà máy để đảm bảo khả năng sản xuất.
Quá trình chế tạo bao gồm nhiều bước như quang khắc, doping, khắc, v.v.

8. Xác thực, gỡ lỗi và kiểm tra (6-12 tháng):

Kiểm tra GPU trong điều kiện thực tế (năng lượng, hiệu suất, phân tích nhiệt).
Gỡ lỗi các vấn đề phát hiện trong nguyên mẫu silicon.
Thực hiện các chỉnh sửa (nếu cần), gọi là re-spin.

9. Sản xuất hàng loạt và đóng gói (3-6 tháng):

Mở rộng quy mô sản xuất với nhà máy.
Đóng gói GPU cùng với các thành phần khác (bộ nhớ, giải pháp làm mát, v.v.).
Kiểm tra chất lượng cuối cùng trước khi phân phối ra thị trường.

Tổng thời gian:

Tổng thời gian thiết kế GPU từ đầu thường kéo dài từ 3 đến 5 năm, tùy thuộc vào độ phức tạp của thiết kế, tài nguyên và thách thức gặp phải như trục trặc kỹ thuật, thị trường biến động, … Một số GPU cao cấp, như các GPU dùng cho chơi game hoặc xử lý AI, có thể mất thời gian lâu hơn do yêu cầu nghiêm ngặt về hiệu suất và hiệu quả năng lượng.

𒁈

Ⓓ. Suy ngẫm chậm

𒁈 Trong tất cả các bước thuộc luồng thiết kế thì thiết kế RTL chịu trách nhiệm đảm bảo chip thực hiện đúng chức năng. Sắp xếp – Kết nối (Place-and-Route) không ảnh hưởng đến chức năng (nếu thực hiện đúng) nhưng là yếu tố quyết định tốc độ hoạt động của chip và chi phí.

𒁈 Ba công ty lớn nhất cung cấp phần mềm tự động hóa thiết kế là Synopsys, Cadence và Mentor Graphics.

𒁈 Machine Learning có thể hỗ trợ gì trong thiết kế chip? Căn cứ vào đặc điểm huấn luyện các mô hình, Machine Learning có thể hỗ trợ thiết kế trong việc tối ưu hóa, phát hiện lỗi, tạo các kịch bản kiểm thử. Ngày 26/9/2024, Google DeepMind công bố AlphaChip có thể thực hiện công đoạn Sắp xếp – Kết nối (Place-and-Route) chỉ trong vài giờ thay vì thông thường phải mất hàng tháng mới xong.

Trân trọng & vui nhã

(_/)
( •_•)
/ >☕

LeVanLoi

𒁈

Ⓔ. Chú thích

①. RTL

RTL (Register Transfer Level) là trừu tượng hóa trong thiết kế mạch số, mô tả hoạt động của một hệ thống kỹ thuật số đồng bộ dưới dạng luồng dữ liệu giữa các thanh ghi và cách xử lý dữ liệu. RTL là một bước quan trọng trong quá trình thiết kế IC như vi xử lý, GPU và các hệ thống kỹ thuật số khác. Nó đóng vai trò trung gian giữa thiết kế kiến trúc mức cao và thiết kế vật lý mức thấp.

Các khái niệm chính trong RTL:

Thanh ghi (Registers):
- Thanh ghi là các phần tử lưu trữ giữ (hold) dữ liệu. Trong RTL, trạng thái của hệ thống được mô tả bằng các giá trị được lưu trong các thanh ghi này.
- Ở mỗi chu kỳ xung nhịp, các thanh ghi có thể được cập nhật với các giá trị mới, thường dựa trên đầu ra của logic tổ hợp.
Chuyển dữ liệu (Transfer):
- Phần "chuyển" trong RTL đề cập đến việc di chuyển dữ liệu giữa các thanh ghi, diễn ra tại edge của chu kỳ xung nhịp.
- Dữ liệu có thể được chuyển giữa các thanh ghi khác nhau hoặc được xử lý qua logic tổ hợp (ví dụ: các phép toán số học, các cổng logic) trước khi được ghi trở lại vào thanh ghi.
Logic tổ hợp (Combinational Logic):
- Giữa các thanh ghi thường có các mạch logic tổ hợp xử lý dữ liệu. Các mạch này thực hiện các phép toán logic, phép toán số học và các biến đổi khác trên dữ liệu trước khi chuyển đến thanh ghi tiếp theo.
Thiết kế đồng bộ (Synchronous Design):
- RTL hoạt động dựa trên tín hiệu xung nhịp, nghĩa là tất cả các thay đổi trong giá trị của thanh ghi diễn ra tại các khoảng thời gian cụ thể được xác định bởi chu kỳ xung nhịp.
- Điều này đảm bảo hệ thống hoạt động dự đoán được và đồng bộ với xung nhịp.

Cách RTL được sử dụng trong thiết kế chip:

Ngôn ngữ mô tả phần cứng (HDL):
- Các thiết kế RTL thường được viết bằng các ngôn ngữ mô tả phần cứng (HDL) như Verilog hoặc VHDL.
- Các ngôn ngữ này cho phép các nhà thiết kế mô tả hành vi của hệ thống theo dạng các thanh ghi và logic kết nối chúng.
Mô phỏng và xác minh:
- Mã RTL được mô phỏng để kiểm tra xem thiết kế có hoạt động đúng như mong đợi hay không. Đây được gọi là xác minh chức năng, nơi các test bench được sử dụng để áp dụng các tín hiệu đầu vào và kiểm tra đầu ra của thiết kế nhằm đảm bảo tính chính xác.
- Nó giúp phát hiện các lỗi logic, vấn đề về thời gian và các lỗi khác trước khi thiết kế được tổng hợp thành phần cứng thực tế.
Tổng hợp (Synthesis):
- Sau khi thiết kế RTL được xác minh, nó được tổng hợp thành một netlist cấp cổng. Quá trình tổng hợp dịch mô tả RTL thành các cổng logic thực tế, flip-flop và các phần tử mạch khác có thể được triển khai trên silicon.
- Thiết kế tổng hợp sau đó được tối ưu hóa cho các yếu tố như thời gian, năng lượng và diện tích.
Tinh chỉnh thiết kế:
- RTL đóng vai trò là nền tảng cho các giai đoạn thiết kế tiếp theo. Sau khi tổng hợp, thiết kế được tiếp tục tinh chỉnh và ánh xạ vào bố cục vật lý, dẫn đến các giai đoạn cuối cùng như bố trí - kết nối và chế tạo.

Ví dụ về thiết kế RTL:

Trong thiết kế RTL, một mạch counter (đếm) đơn giản có thể được mô tả như sau:

Thanh ghi lưu trữ giá trị hiện tại của bộ đếm.
Logic tổ hợp tăng giá trị đếm thêm 1 ở mỗi chu kỳ xung nhịp.
Ở mép (edge) xung nhịp tiếp theo, giá trị tăng sẽ được chuyển lại vào thanh ghi.

Trong Verilog, nó có thể được viết như sau:

always @(posedge clock) begin

if (reset)

count <= 0;

else

count <= count + 1;

end

②. Netlist

Trong thiết kế điện tử, netlist là mô tả về kết nối của mạch điện tử. Ở dạng đơn giản nhất, netlist bao gồm danh sách các thành phần điện tử trong một mạch và danh sách các nút mà chúng được kết nối tới. Mạng (net – viết tắt của network) là tập hợp các thành phần được kết nối với nhau.

Trong thiết kế chip, người ta chia các thành phần điện tử thành macro và cell. Cell là khối mạch logic cơ bản (như cổng logic, bộ nhớ nhỏ) được thiết kế sẵn và chuẩn hóa. Ví dụ: các gate NAND, NOR, XOR. Cell là hạt nhân, không thể chia nhỏ hơn được nữa. Macros là khối hoặc thành phần tái sử dụng của thiết kế chip có chức năng cụ thể, ví dụ như SRAM. Macro được cấu thành từ các cell hoặc macro khác.

Dưới góc độ đồ thị: macro và cell là các nút. Net là mạng nối các nút với nhau.

Netlist là danh mục các kết nối, được viết thuần bằng văn bản thông thường. Mỗi một mục trong danh mục có cấu trúc đại thể như sau:

Thực thể (instance): Mô tả thiết bị, cổng, hoặc module con và các tham số của nó.
Kết nối: Liệt kê các nút hoặc net kết nối các chân (pin) của thực thể.
Cấu trúc phân cấp: Các ngôn ngữ HDL như Verilog/VHDL thường có cấu trúc phân cấp của các module.
Đặc tính (parameters): Có thể bao gồm các đặc tính của thiết bị, như kích thước, điện trở hoặc điện dung.
Tên thực thể: Gán các định danh duy nhất cho từng thực thể (ví dụ: U1, M1).

③. Tape-out

Trong thiết kế chip, Tape-Out là giai đoạn cuối cùng trong quá trình thiết kế, khi thiết kế hoàn chỉnh được gửi đến nhà máy bán dẫn để chế tạo. Nó đánh dấu thời điểm mà thiết kế chip đã được hoàn thiện và sẵn sàng để sản xuất.

Tìm hiểu thêm về Tape-Out:

Nộp thiết kế cuối cùng:
- Tape-Out là thời điểm mà tất cả các khía cạnh của thiết kế chip — bao gồm logic, bố cục vật lý, kiểm tra và xác minh — đã được hoàn thành. Thiết kế được "tape-out" đến nhà máy, nghĩa là các tệp cuối cùng được gửi dưới định dạng (thường là GDSII hoặc OASIS) mà nhà máy có thể sử dụng để sản xuất chip vật lý. Chú ý chi tiết này: nhà máy yêu cầu định dạng nào thì phải gửi định dạng đó.
Lịch sử tên gọi:
- Thuật ngữ "Tape-Out" xuất phát từ những ngày đầu của thiết kế chip, khi thiết kế cuối cùng được chuyển vào băng từ để gửi đến nhà máy. Ngày nay, quá trình này đã trở thành kỹ thuật số, nhưng thuật ngữ vẫn giữ nguyên.
Kiểm tra trước Tape-Out:
- Trước khi Tape-Out, thiết kế phải vượt qua một số kiểm tra quan trọng:
  - Kiểm tra quy tắc thiết kế (DRC): Đảm bảo rằng thiết kế tuân thủ các quy tắc sản xuất của nhà máy.
  - Kiểm tra bố cục so với sơ đồ (LVS): Đảm bảo rằng bố cục vật lý khớp với thiết kế logic.
  - Xác minh thời gian: Xác nhận rằng chip đáp ứng các mục tiêu hiệu suất mà không vi phạm các ràng buộc về thời gian.
  - Phân tích năng lượng: Đảm bảo rằng mức tiêu thụ năng lượng của chip đáp ứng các yêu cầu đã đặt ra.
  - Kiểm tra tính toàn vẹn tín hiệu: Kiểm tra rằng tín hiệu lan truyền đúng cách mà không có sự can thiệp hoặc nhiễu.
Các định dạng sử dụng cho Tape-Out:
- Định dạng được sử dụng phổ biến nhất cho Tape-Out là GDSII (Graphic Database System II), chứa thông tin chi tiết về các lớp, hình học và đặc điểm của chip. OASIS (Open Artwork System Interchange Standard) cũng được sử dụng cho các thiết kế lớn hơn do kích thước tệp nhỏ gọn.
Quy trình sản xuất:
- Sau Tape-Out, thiết kế sẽ bước vào quy trình chế tạo tại nhà máy bán dẫn, nơi nó trải qua nhiều bước như quang khắc, khắc, doping và đóng gói để tạo ra chip vật lý cuối cùng.
Hoạt động sau Tape-Out:
- Xác thực: Sau khi sản xuất, bộ chip đầu tiên (được gọi là nguyên mẫu silicon) sẽ được kiểm tra kỹ lưỡng để đảm bảo chúng hoạt động như mong đợi.
- Gỡ lỗi và sửa lỗi: Nếu có bất kỳ vấn đề nào được phát hiện trong các nguyên mẫu, thiết kế sẽ được sửa đổi, và quá trình có thể trải qua các chu kỳ Tape-Out bổ sung để sửa lỗi (được gọi là re-spin).

🏷 Electronics | Điện tử học
🏷 Machine Learning | Học máy

Bài trước ☚